芯片的技术节点（工艺节点、节点等）指一个特定的半导体制造工艺和其设计规则，不同的节点通常意味着不同的电路设计和架构。通常，技术节点越小意味着特征尺寸越小，从而生产出更小且速度更快且功率效率更高的晶体管。从这个意义上讲，越小的技术节点（纳米数小），代表着生产难度更大，所需要的工艺水平越高，自然，技术也就越先进。
随着 Alder 和 Raptor Lake 的 7nm（Intel 7）节点问世，Meteor Lake 的 4nm（i4）晶圆已经量产。Intel 4 工艺将带来20% 的每瓦性能提升，并采用 EUV 光刻技术以获得更好的良率和密度。
英特尔还准备在 2023 年底推出其 3nm 等效工艺节点。这些晶圆专为服务器级至强芯片设计。第 5 代 Xeon Emerald Rapids-SP 将采用 Intel 3 工艺制造。Emerald Rapids 将在 Sapphire Rapids 一年内作为软更新推出。值得一提的是，这将是最后一个采用 FinFET 晶体管的节点。
- 和5nm一样，三星率先进入了3nm时代
三星表示，公司通过一个名为Multi-Bridge-Channel FET (MBCFET™)的 GAA 技术，突破了 FinFET 的性能限制，通过降低电源电压水平提高功率效率，同时还通过增加驱动电流能力提高性能。在三星看来，GAA 的设计灵活性非常有利于设计技术协同优化 (DTCO)，这有助于提高功率、性能、面积 (PPA) 优势。而与5nm工艺相比，三星第一代3nm工艺相比5nm功耗最高可降低45%，性能提升23%，面积减少16%，而第二代3nm工艺则功耗最高可降低50%，性能提高 30%，面积减少 35%。
- 台积电不甘示弱，开发全新方案跟进3nm研发
台积电方面表示，公司的 3nm 技术 (N3) 将是继5nm 技术 (N5) 的又一次全节点跨越，并在推出时提供 PPA 和晶体管技术方面最先进的代工技术。与N5 技术相比，N3 技术将提供高达 70% 的逻辑密度增益、在相同功率下高达 15% 的速度提升以及在相同速度下高达 30% 的功率降低。N3 技术开发进展顺利。N3 技术将为移动和 HPC 应用程序提供完整的平台支持。
据报道，N3 系列节点包括 N3B、N3E、N3P、N3X 和 N3S。其中许多是针对特定目的优化的小节点，但有所不同。
N3B即原来的 N3，与 N3E 无关。与其将其视为 nodelet，不如将其视为一个完全不同的节点。
在 IEDM 2022 上，台积电透露了 N3B 的一些方面。N3B 具有 45nm 的 CGP，与 N5 相比缩小了 0.88 倍。台积电还实施了自对准接触，从而可以更大程度地扩展 CGP。台积电还展示了 0.0199 μm2 的 6 晶体管高密度 SRAM 位单元。这仅缩小了 5%，这对于 SRAM 未来的扩展来说是个坏兆头。
- 3nm将成为英特尔的一个关键节点
因为英特尔把intel 4当作intel 3的基础，外媒也将其与台积电3nm比较，本站在这里介绍一下已经有更多消息披露的intel 4的工艺细节，以给大家对intel 3的期望提供更多参考。
据介绍，Intel 4 是相对于 Intel 7 的全节点缩减，在相同的功率范围内估计性能提高了 20%，或者在相同的时钟下功率降低了 40%。这是英特尔自重新启动其作为其他芯片设计商的客户代工厂以来宣布的第一个全节点缩减，但该公司并不期望其新客户部署intel 4，尽管它强调他们将能够如果他们愿意，可以使用它。相反，英特尔认为，当该工艺可用时，其未来的前沿代工客户将主要瞄准intel 3，其原因之一是英特尔 4 针对高性能芯片进行了优化。在Intel 3之后，英特尔的Intel 20A（2nm）将迎来Angstrom时代，利用GAA（RibbonFET）晶体管和PowerVia技术提高功率保持能力。英特尔的竞争对手台积电将在 2025 年采用其2nm 节点的 GAA，在芯片制造商遇到小型化极限时让前者领先一步。
与 4nm 和 3nm 一样，不同的团队也将设计20A 和 18A 节点，以实现更快的部署。20A 将为 Arrow Lake 供电，而 18A 将（可能）用于 Lunar Lake 的制造，这是英特尔客户端 CPU 架构的第一次重大改组。如果英特尔的路线图成功，届时它将从其台湾竞争对手手中夺回工艺领导地位。
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